After Prüfung 11.3.2016

  • Also die Prüfung war diesmal ziemlich schwer/zach.


    Bei der State Maschine mussten man alles selber modellieren, es war nur die State Machine textuell beschrieben was sie machen soll.
    Man musste sowohl eigene States ausdenken als auch die Übergänge selber modellieren mit Output.


    Bei Signale zuweisen mit Cycle Auswertung war es wirklich böse das mit XOR zu machen. Da wurde Signale mit XOR verbunden was mir das Leben schwer gemacht hatte und ich dadurch das Beispiel nicht fertig bekommen hatte weil ich vorher einen Fehler eingebaut habe und dann keine Zeit mehr hatte ...


    Theoriefragen waren Bunt gemischt:


    Flip Flop VHDL Code mit Clock Enable erweitern.


    Fragen zu Ports in VHDL


    Frage zu Elementen bei der Scan Chain


    In Summe war das eine Recht schwere/unangenehme Prüfung